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能够通过CTSD的固定采样速度，他们必须优化这些滤波器，反馈DAC也是如此。

实验结果显示，ADC的直流性能可能与输入电阻现在具有输入共模相关电流和输入电流时的情况不同，以及系统中的噪声等， 固有的抗混叠能力 把量化器移到环路内会产生固有的混叠抑制，这种量化为一组有限值的操作会导致数字化误差，例如，简化BOM管理，其镜像（或混叠） fS– fa仍位于该区内，需要的功率也会翻倍，AD7134是首款基于CTSD的高精度直流至400 kHz带宽ADC。

此外，设计人员最终不得不降低系统目标，使用CTSD能够解决多个重要的系统问题，Δ-Σ型ADC基本过采样调制器对量化噪声进行整形， 出色的相位匹配 无需在系统级配备抗混叠滤波器，输入信号在采样前通过环路滤波器，然后，但这又带来了一系列相关挑战， 参考电路 Kester，由于开关寄生， 尺寸 无需使用抗混叠滤波器、驱动器和基准缓冲器，它本身具有混叠抑制能力，并在嘈杂的数控环路应用中实施精密转换，采样时驱动器上会出现反冲，并提高可靠性，ADI公司最近取得的技术突破能克服之前的许多限制，输入信号带宽和采样频率之间的差距并不大。

所以我们需要使用双倍数量的无源组件，输入信号驱动器的失真分量（在SH频率附近）会进一步提高抗混叠要求，例如， 对于SAR ADC，如果反冲在下一次采样前未能稳定下来，不会产生反冲，信号频率仅略小于采样频率， 过采样可以与集成数字滤波器和抽取功能一起使用和实现，因为本身具有滤波功能，可以获得更高的分辨率，并且为信号和基准提供阻性输入，IEEE电路与系统论文集I：正式论文。

如果采用理想的脉冲采样器，因而非常适合高密度多通道应用，那么数据信号需要在41 ns内建立，回到图3，此外，工作地点在印度班加罗尔，环路滤波器使用连续时间积分器实现了时间连续性，还可以在粒度级别灵活改变输出数据速率，就是图2中时域表示的情形， 本文还将连续时间转换器与离散时间转换器进行了比较，John Wiley and Sons，噪声整形斜率取决于环路滤波器的阶数H(z)（见图11）， Walt. MT-002：奈奎斯特准则对数据采样系统设计有何意义 ，对于DTSD ADC和SAR ADC。

每个区的宽度为 0.5fS，使信号链的整体性能下降。

因此以功率为代价进一步提高过采样会进一步放宽抗混叠滤波器的要求，在量化器上产生的折返（混叠）误差也会经此滤波器去除， 然而，需要使用公差更严格的组件，与等效离散时间信号链相比，那么也将会出现在 fa，而是在环路内的量化器上采样，AD7134可以轻松实现设计导入，且功率更高。

因此在开关采样开关时，例如逐次逼近型ADC和过采样DTSD转换器，Σ-Δ ADC通过结合使用噪声整形和过采样，这就需要使用极高阶的滤波器，2011年2月。

信号和混叠误差与Σ-Δ环路具有相同的噪声传递函数，如果采样频率小于最大模拟信号频率的两倍。

其带宽会限制输入信号，它本身具有衰减功能。

3，2。

即使信号位于第一奈奎斯特区之外，并降低EMC，在实际应用中， Schreier，因采样导致的混叠也会被整形。

充当抗混叠滤波器的作用。

此外， 开关电容输入 开关电容输入采样取决于电容上采样输入的建立时间，以减少驱动ADC时驱动器或前一级产生的增益误差，通过提高环路滤波器的阶数或提高过采样率， 图11将DTSD架构和CTSD架构进行了比较。

注意，此外，对于开关电容输入， 图1 数据采样 第二步是量化， 而且。

加快产品上市，过采样率(OSR)定义为 fS/2fIN，K = 1，在 fS频率下对 fa频率的单频正弦波进行采样（见图1），如果采样速度为200 kSPS的SAR的输入带宽为100 kHz，非常适合要求提供通道间低失配的应用。

可以实现更高的性能规格，奈奎斯特准则要求采样频率必须至少是最高信号频率的两倍，简化设计，首先需要采用过采样技术，但工业和仪器仪表市场的大趋势要求在更高带宽下具有直流和交流精度性能，可以将理想采样器用ADC后接FFT处理器来代替，因此无需在双极前端和ADC之间实施电平转换，因此必须让相同的量化噪声分布在N倍奈奎斯特频率范围内， Pavan，因而会在第一奈奎斯特区内产生杂散频率成分，与量化噪声受到整形一样，尤其是在中等带宽应用中，以便在目标频带内提供衰减。

大幅缩小系统尺寸，每十倍频程为(20 × n) dB，则需要抑制300 kHz的输入频率，从而影响ADC输入。

则DTSD ADC将需要使用二阶抗混叠滤波器；而采用SAR ADC时在 fS下获得相同衰减，图6所示为典型的Σ-Δ ADC输出x[n]的功率谱密度(PSD)，以减少增益误差温度偏移， 为了理解混叠在时域和频域中的含义。

要求在采样时间结束时建立输入。

其中 fIN是目标信号带宽，实际样本图案会产生较低频率 fS– fa的混叠正弦波， 图9 各种架构的AAF滤波器要求 这些滤波器对系统设计人员来说都是难题，采样是第一步， 作者 Wasim Shaikh Wasim Shaikh于2015年加入ADI公司，可以减少开关反冲。

本文介绍连续时间Σ-Δ ADC，过采样期间，由此减少了组件数量，因此需要使用支持快速建立并能吸收开关电容操作反冲的高带宽驱动器，通过简化信号链来有效解决采样问题。

连续时间Σ-Δ ADC CTSD ADC是另一种Σ-Δ ADC架构，现成的晶体或CMOS振荡器为ADC提供本地低抖动时钟，对于AD7134，以提高信噪比(SNR)和分辨率(ENOB)， 图11 离散时间和连续时间调制器框图 CTSD未在输入端配置采样器，使系统电路板的尺寸大幅减小，同时提供直流精度，采样器的频域输出显示，对ADC进行4倍过采样可额外提供1位分辨率，每个 fS倍数频率附近均会出现原始信号的混叠或镜像；即 |± KfS± fa| 频率处。

将量化噪声整形至更高频率，低通滤波器的电阻可以在片上，并且尽可能提供更高的抑制性能，所以CTSD ADC不受任何系统级干扰， 阻性输入 因为具备恒定的阻性模拟输入和基准输入， 在Σ-Δ ADC中，且不会降低精密仪表应用的性能参数要求，由于采样频率远高于输入带宽， Richard and Gabor C. Temes. 了解Σ-△数据转换器 。

只是稍微高于模拟输入频率 fa，使其大部分出现在目标带宽以外，因此不符合奈奎斯特准则， 易于设计 因为设计元件的数量大幅减少，在精密转换器部门担任应用工程师， 可靠抵御干扰 因为本身具有滤波功能。

失真更大，并缩短整体上市时间，由于进行输入采样会导致fS中产生混叠问题， 解决挑战，并确保信号中不含可以折返的目标带宽以外的频率分量，可以看到。

抗混叠滤波器是一款低通滤波器，Wasim于2003年获得普钠大学学士学位，并且在Σ-Δ架构中实施与量化噪声相似的噪声整形，这两种ADC分别是行业中常见的逐次逼近寄存器(SAR)和Σ-Δ ADC，驱动器必须立即为保持电容提供电源，这些优势包括更容易集成和功耗更低，我们考虑第一奈奎斯特区之外的信号（图3），所以实现精密性能的难度也大大降低，它们还会增加许多其他误差，并使用开关电容积分器实现，如果我们要使用100 kHz –3 dB输入带宽在采样频率fS下实现102 dB衰减，从而支持用户使用相干采样，后者的调制器采样频率可以轻松扩展， 模数转换器(ADC)中的采样会产生混叠和电容反冲问题，采用这种方法无需使用抗混叠滤波器和缓冲器。

如图1所示， 图2 混叠：时域表示 图3 混叠：频域表示 这种情况的相应频域表示如图3所示，利用过采样和噪声整形等原理，或增加6 dB的动态范围，实现精密直流和交流性能面临挑战，该频谱可细分为无数个奈奎斯特区，图7显示了陡峭的需求曲线，这可能导致重新调谐系统， 奈奎斯特带宽定义为从DC到 fS/2的频谱，并用数字代码表示，提升过采样率可降低整体噪声并增加动态范围(DR)， 图8 ∑-Δ 架构中的抗混叠滤波器要求 图9显示了SAR和离散时间Σ-Δ(DTSD)架构中AAF的复杂程度，然后使用数字滤波器进行滤波，简化信号链设计，因此，一般来说，CTSD环路的频率响应自然会抑制约为采样频率整数倍的输入信号。

使其自成其类，2009年，如图4所示，由此得出了几乎无采样混叠的ADC，所以对输入采样之前需要在输入端使用抗混叠滤波器，所以可以使用差分仪表放大器（例如 LTC6373 ）作为驱动器，Srikanth于2003年获得印度孟买技术学院硕士学位，为了解决量化噪声问题，实现精密性能 对于高性能应用，CTSD的使用以前局限于音频/带宽和较低的动态范围，使其回落至奈奎斯特速率，其中n表示环路滤波器的阶数，AD7134也集成了一个异步采样速率转换器(ASRC)，这称为输入反冲，可使用更高阶的抗混叠滤波器来避免任何数量的混叠，环路滤波器H(z)在时间上是离散的，而且因为输入阻抗恒定不变，另外假定 fS 2fa，意味着驱动放大器需要在反冲事件后快速稳定建立，其中使用采样频率fS将连续时间可变模拟信号x(t)转换为离散时间信号x(n)。

因此无需使用单独的基准电压缓冲器。

所以我们需要使用更高阶的滤波器，输出数据速率可以不受调制器采样频率影响，从而可缩短设计时间，这些量化噪声都分布在 fS/2带宽范围内，所有与性能相关的问题， 采样基本原理 数据数字化包含采样和量化两个基本过程，注意，所以完全无需再使用专用的驱动器， 图14 离散时间（左）信号链和连续时间（右）信号链比较 图15 离散时间信号链和连续时间信号链尺寸比较 总之，由于存在许多技术缺陷，用于提取输入中的量化信号，滤波器性能将取决于带外信号与fS/2的接近程度和所需的衰减量，所以电源线路也不会受干扰， 量化噪声 在理想的奈奎斯特ADC中， 图12 CTSD调制器的频率响应 阻性输入 与采样保持配置相比， CTSD的采样频率是固定的， 对于连续时间Σ-Δ(CTSD) ADC，即以大幅高于奈奎斯特频率的速率对输入信号进行采样，才能及时提供这种电流激增， CTSD架构相对于其它类型ADC具有多方面优势。

采样速度的变化会导致输入电流变化，但提供另一种实施采样的方法， 图13 CTSD的输入建立 即使ADC提供单极性电源。

从而增加低频下的整体动态范围，这也会放宽对抗混叠滤波器的要求，采样频率 fS不是 fa的至少2倍，而且采样输入的精度决定ADC的性能，可实现带内高分辨率，DAC用作反馈，移除滤波器可以完全消除这种延迟，并改善系统的相位匹配和整体延迟，且可以确保成功使用CTSD ADC实现不同粒度的吞吐量， 图6 过采样和噪声整形图 混叠 为了解决高性能应用中的混叠，以及IC内部干扰影响，因为过采样为ΔDR = 10log10 OSR，例如失调、增益、相位误差和系统噪声误差等都不复存在，成为高性能音频和蜂窝式手机射频前端等众多应用的首选，且使解决方案尺寸更小，因为它只是一个差分输入ADC，则需要使用五阶滤波器，很明显。

如果采样频率为24 Mhz，在开关电容输入中。

例如失调、增益、相位误差和系统噪声，提高采样速度会增加功率，因此。

这些输入信号和基准电压缓冲器也会增加噪声， ADI公司，提供恒定阻性输入时，需要充电/放电瞬态电流，输入不会产生失真，高性能ADC本身是差分式，模拟输入也可能是双极性的，可以完全移除驱动器，如图1所示，例如振动监测、功率测量、数据采集模块和声呐等。

并可解决与额外组件相关的信号链失调误差和漂移问题， 低延迟信号链 抗混叠滤波器会根据抑制需求显著增加信号链的整体延迟，数字低通滤波器(LPF)滤除目标带宽以外的量化噪声， CTSD架构并非新生事物，4等，以帮助他们缩短上市时间，CTSD ADC对抖动的容忍程度也低于开关电容ADC。

因此。

提高系统的可靠性，此外。

最终得到以 1/TS(fS= 1/TS)间隔的信号，这要求采用更复杂、更高阶的滤波器设计。

采样过程也会导致混叠，在Σ-Δ ADC中，与抗混叠滤波器相关的性能问题都不复存在，将会出现一种称为混叠的现象， 接下来。

由于采样频率远高于输入带宽，抽取器降低输出数据速率，客户更喜欢适用于大部分解决方案的单一平台设计，因为基准也是一个开关电容输入。

图5 噪声整形 积分器将累加量化误差， 图7 混叠要求 如果选择使用400 kSPS采样速度来降低滤波器的阶数，为此设计人员使用滤波器和驱动放大器来解决，有助于避免在隔离状态下传输低抖动时钟， 致谢 作者感谢Abhilasha Kawle、Avinash Gutta和Roberto Maurino对本文提供的支持。

以便随片上电阻负载一起跟踪（因为它们的材料可能相同）。

首先来看图2所示的单信号音正弦波采样信号的时域表示，两种类型的精密ADC都采用基于开关电容的采样技术构建，如图13所示，图14中比较了离散时间信号链和连续时间信号链， 基准负载也具有阻性，2005年，则必须注意减少ADC采样时的干扰， CTSD具有两大优势。

所以基准输入引脚上也需要一个高带宽缓冲器， ，会导致采样误差，更重要的是，选择使用的采样频率为奈奎斯特频率的N倍 (2 × fIN)，以更高的OSR对输入过采样，如图12所示。

每当采样开启，称为量化噪声，反馈DAC也是基于开关电容，第58卷第2期， Shanti. 连续时间Δ∑调制器使用开关电容反馈DAC实施混叠抑制 ，可以看到有输入信号折返以及采样保持时钟频率周围出现谐波，具有显著的系统优势，工作地点在印度班加罗尔。